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Lab3

这里会将一些比较普遍、集中的问题汇总，如果这里什么都没写，说明我忘记更新了

导入子电路

在这里可以导入 Logisim 文件，把之前实验中实现的电路整体打包导入

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这里需要注意一点的是：一旦你通过这种方式导入了 Logisim 库（子电路），这个被导入的 Logisim 文件将会成为这个电路文件的外部依赖（也就是说，你以后打开这个 Logisim 文件时，也得确保被导入的依赖文件可以被找到）

如果你不希望存在依赖关系，则可以在当前文件内新建子电路，将外部引用的电路复制粘贴到新建的文件中

之后，卸载刚刚导入的 Logisim 文件，从而解除文件依赖

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时钟沿

实验三“同步时序部件设计”引入了 CLK 时钟，我们以 Lab 3.1 为例

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这里，CLK 接非门，D 触发器为下降沿触发（遵循原理图的内容），你可以得到正确的输出结果

这里提一下 CLK 时钟沿设置错误时的输出，最显著的特征是 Cnt 参数会多输出一轮。如图为 Lab 3.1 的错误实现：

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因为我也不知道 Educoder 平台的 OJ 评测实现是什么样的，所以只能受着